據(jù)《自然》雜志報道，美國、日本和中國的研究人員的新研究提到，他們制造了款使用插層石墨烯的高性能功率電感器，其工作頻率范圍為10-50 GHz，它采用了動態(tài)電感的機制——而不是傳統(tǒng)器件那種磁感應(yīng)。這款新型電感器具有小尺寸和高電感值(大約1-2毫微亨)，這兩種性能迄今為止難以獲得，它的表面積方面比傳統(tǒng)器件小三分之一，但具有同樣的性能。因此，它們可用于物聯(lián)網(wǎng)(IoT)、傳感和能量存儲/傳輸?shù)葢?yīng)用的超緊湊型無線通信系統(tǒng)。
一個螺旋電感器及其簡化的等效電路
“電感器是大約200年前發(fā)明的，但這款電感器是自那時以來次全新的機制(動態(tài)電感)被利用(使用插層石墨烯)來重新改造這個基本的無源器件，”團隊負責人加州大學圣巴巴拉分校的Kaustav Banerjee表示�！斑@可能會對物聯(lián)網(wǎng)時代的無線通信、傳感和能量存儲/傳輸應(yīng)用產(chǎn)生重大影響。它還體現(xiàn)了石墨烯在電路互連的實際應(yīng)用�！�
預計2020年，物聯(lián)網(wǎng)將有500億個目標設(shè)備，到2025年，潛在影響將達到每年2.7萬億到6.2萬億美元。這場革命將需要大量通過射頻(RF)集成電路(RF-IC)驅(qū)動的小型化、高性能和可擴展的無線連接。預計到2026年，另一個重要的領(lǐng)域射頻識別(RF-ID)——依靠電磁場自動識別和跟蹤物體標簽——將增加到近190億美元。
平面片上金屬電感器是射頻集成電路中使用主要器件類型，約占用芯片面積的一半。它們也是RF-ID的主要部分。
片上電感難以縮小
然而問題在于，IC技術(shù)中的晶體管和互連已經(jīng)成功縮小，片上電感器卻無法做到。這是因為傳統(tǒng)的電感設(shè)計是單獨使用磁場來工作的，所以需要一定量的電感面積來捕獲這些磁場。而且，傳統(tǒng)金屬僅具有很小的動態(tài)電感，因為它的動量弛豫時間較低(載流子(電子或空穴) 由于散射事件而失去其原始動量的平均時間)。
為了縮小電感，我們需要提高電感密度。這由每單位面積的電感=總電感(L總)/電感器面積來定義，其中L總是磁電感(LM)和動態(tài)電感(LK)之和。
動態(tài)電感是純粹的材料屬性
磁性電感是電導體的特性，通過該電導體的電流變化在導體本身(自感)和任何與該變化相反的附近導體(互感)中都感應(yīng)出電動勢。而動態(tài)電感就其本身而言是在交變電場中的移動電荷載體的慣性質(zhì)量，因此不依賴于磁場。
這一切都意味著磁感應(yīng)取決于電感本身的幾何設(shè)計，而動態(tài)電感是一個純粹的材料屬性，Banerjee說道。“因此要改善LM和LK就應(yīng)該改善整體電感密度，這是我們的目標�！�
碳納米材料的救援
Banerjee及其同事近發(fā)現(xiàn)，碳材料(包括碳納米管束和多層石墨烯)是片上電感器有吸引力的材料，這得益于它們的高磁感和高LK(等于或甚至大于磁電感)�！耙虼�，我們可以使用這些材料來縮小片上電感的大小，而不會影響其電感值�！�
在這項工作中，研究人員開始將毫米尺寸的多層石墨烯樣品轉(zhuǎn)移到插入摻雜溴的隔離襯底上。
層分離提升動態(tài)電感
“插層涉及到將‘客體’分子插入多層架構(gòu)中的另兩個‘主體’分子之間，在這種情況下分別是溴和MLG，”Banerjee解釋說�！斑@種插層在MLG中引入了兩個重要的特性。首先，也許關(guān)鍵的是，它增加了相鄰石墨烯層之間的分離。這種增加具有將這些層“去耦”的作用，從而通過增加動量弛豫時間增加了動態(tài)電感�！�
由于其線性電子能帶結(jié)構(gòu)，與其多層對應(yīng)物相比，單層石墨烯通常具有明顯更大的動量馳豫時間。事實上，MLG中的層間耦合將單層的線性能帶結(jié)構(gòu)轉(zhuǎn)化為雙曲線，這就帶來了較低的動量馳豫時間，從而降低動態(tài)電感。
一種新的電感器工作機制
“其次，插層摻雜MLG并增加其電導率，這有助于改善其性能(或Q因子)�！�
他表示，這項工作可能會改變我們將片上電感用于無線通信的模擬/射頻集成電路的方式，并為這些器件帶來新的工作機制�！霸诓痪玫膶�，數(shù)以億計的相互連接的物聯(lián)網(wǎng)設(shè)備將發(fā)送和接收大量相互關(guān)聯(lián)的信息，例如持續(xù)監(jiān)測重要的健康指標和安全性，并為更聰明的生活方式提供前所未有的連接性�！�
這個研究小組由來自東京芝浦工學院和上海交通大學的研究人員組成，目前正在忙于研究如何進一步提高插層過程的效率，從而進一步提高動態(tài)電感。Banerjee解釋說：“這將進一步增加電感密度，并有助于進一步縮小片上電感，從而提高芯片的面積效率和Q因子。我們也試圖使整個電感器制造工藝與后端CMOS技術(shù)兼容�！�
